60 ns 3.3 V 16 Mb DRAM

Kazutami Arimoto*, Kazuyasu Fujishima, Yoshio Matsuda, Tsukasa Oishi, Masaki Tsukude, Wataru Wakamiya, Shin ichi Satoh, Michihiro Yamada, Tsutomu Yoshihara, Takao Nakano

*この研究の対応する著者

研究成果: Conference contribution

10 被引用数 (Scopus)

抄録

The authors describe a single 3.3-V, 16-Mb DRAM (dynamic RAM) fabricated in a 0.5-μm, twin-well CMOS technology and packaged in a 400-mil small-outline J-leaded package. The design features are an array architecture based on the twisted-bit-line (TBL) technique and a multipurpose register (MPR) enabling an effective line mode test (LMT), copy write, and high-speed cache access capability. Under typical conditions at V cc = 3.3 V, a row-address-strobe access time of 60 ns was obtained. Features of the RAM are summarized.

本文言語English
ホスト出版物のタイトルDigest of Technical Papers - IEEE International Solid-State Circuits Conference
編集者 Anon
出版社Publ by IEEE
ページ244-245, 352
32
出版ステータスPublished - 1989
外部発表はい
イベントIEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC 1989) - New York, NY, USA
継続期間: 1989 2 151989 2 17

Other

OtherIEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC 1989)
CityNew York, NY, USA
Period89/2/1589/2/17

ASJC Scopus subject areas

  • ハードウェアとアーキテクチャ
  • 電子工学および電気工学

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「60 ns 3.3 V 16 Mb DRAM」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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