A 333MHz random cycle DRAM using the floating body cell

Kosuke Hatsuda*, Katsuyuki Fujita, Takashi Ohsawa

*この研究の対応する著者

研究成果: Conference contribution

10 被引用数 (Scopus)

抄録

A Monte Carlo simulation shows that a DRAM using the floating body cell (FBC) realizes a 333MHz high-speed random cycle with an introduction of a symmetrical sense amplifier circuit and optimization of its current mirror ratio. Since the FBC DRAM having a superior affinity with logic LSI process is also shown to have its macro size smaller than the conventional 1T-1C DRAM, the FBC is a promising candidate for next generation embedded DRAM cells.

本文言語English
ホスト出版物のタイトルProceedings of the IEEE 2005 Custom Integrated Circuits Conference
出版社Institute of Electrical and Electronics Engineers Inc.
ページ259-262
ページ数4
ISBN(印刷版)0780390237, 9780780390232
DOI
出版ステータスPublished - 2005
外部発表はい
イベントIEEE 2005 Custom Integrated Circuits Conference - San Jose, CA, United States
継続期間: 2005 9 182005 9 21

出版物シリーズ

名前Proceedings of the Custom Integrated Circuits Conference
2005
ISSN(印刷版)0886-5930

Other

OtherIEEE 2005 Custom Integrated Circuits Conference
国/地域United States
CitySan Jose, CA
Period05/9/1805/9/21

ASJC Scopus subject areas

  • 電子工学および電気工学

フィンガープリント

「A 333MHz random cycle DRAM using the floating body cell」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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