A 3.6-Gb/s 340-mW 16: 1 pipe-lined multiplexer using 0.18 μm SOI-CMOS technology

Torn Nakura, Kimio Ueda, Kazuo Kubo, Yoshio Matsuda, Koichiro Mashiko, Tsutomu Yoshihara

研究成果: Article

9 被引用数 (Scopus)

抄録

This paper describes a 16:1 multiplexer using 0.18 μm SOI-CMOS technology. To realize ultra-high-speed operations, the multiplexer adapts a pipeline structure and a phase shift technique together with a selector architecture. This architecture takes advantage of the small junction capacitances of the SOI-CMOS devices. The multiplexer achieves 3.6 Gb/s at a supply voltage of 2.0 V, while dissipating only 30 mW at the core circuit and 340 mW for the whole chip which includes the I/O buffers.

本文言語English
ページ(範囲)751-756
ページ数6
ジャーナルIEEE Journal of Solid-State Circuits
35
5
DOI
出版ステータスPublished - 2000
外部発表はい

ASJC Scopus subject areas

  • Electrical and Electronic Engineering

フィンガープリント 「A 3.6-Gb/s 340-mW 16: 1 pipe-lined multiplexer using 0.18 μm SOI-CMOS technology」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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