A processor core synthesis system in IP-based SoC design

Naoki Tomono*, Shunitsu Kohara, Jumpei Uchida, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

*この研究の対応する著者

研究成果

抄録

This paper proposes a new design methodology for SoCs reusing hardware IPs. In our approach, after system-level HW/SW partitioning, we use IPs for hardware parts, but synthesize a new processor core instead of reusing a processor core IP. System performs efficient parallel execution of hardware and software by taking account of a response time of hardware IP obtained by the proposed calculation algorithm. We can use optimal hardware IPs selected by the proposed hardware IPs selection algorithm. The experimental results show effectiveness of our new design methodology.

本文言語English
ホスト出版物のタイトルProceedings of the 2005 Asia and South Pacific Design Automation Conference, ASP-DAC 2005
出版社Institute of Electrical and Electronics Engineers Inc.
ページ286-291
ページ数6
ISBN(印刷版)0780387368, 9780780387362
DOI
出版ステータスPublished - 2005
イベント2005 Asia and South Pacific Design Automation Conference, ASP-DAC 2005 - Shanghai, China
継続期間: 2005 1 182005 1 21

出版物シリーズ

名前Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC
1

Conference

Conference2005 Asia and South Pacific Design Automation Conference, ASP-DAC 2005
国/地域China
CityShanghai
Period05/1/1805/1/21

ASJC Scopus subject areas

  • コンピュータ サイエンスの応用
  • コンピュータ グラフィックスおよびコンピュータ支援設計
  • 電子工学および電気工学

フィンガープリント

「A processor core synthesis system in IP-based SoC design」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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