An 18.5ns 128Mb SOI DRAM with a floating body cell

Takashi Ohsawa*, Katsuyuki Fujita, Kosuke Hatsuda, Tomoki Higashi, Mutsuo Morikado, Yoshihiro Minami, Tomoaki Shino, Hiroomi Nakajima, Kazumi Inoh, Takeshi Hamamoto, Shigeyoshi Watanabe

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抄録

A dynamic latch sense amplifier/bit line replenishes "1" cells with holes lost during word line cycles and reduces the refresh busy rate. A multi-averaging method of dummy cells over 128 pairs of "1s" and "0s" enhances the sense margin and contributes to the 18.5ns access time. The 25.7ns virtually static RAM (VSRAM) mode is realized by taking advantage of the cell's quasi non-destructive read-out.

本文言語English
論文番号25.1
ページ(範囲)376-377+694
ジャーナルDigest of Technical Papers - IEEE International Solid-State Circuits Conference
48
出版ステータスPublished - 2005 12 6
外部発表はい
イベント2005 IEEE International Solid-State Circuits Conference, ISSCC - San Francisco, CA, United States
継続期間: 2005 2 62005 2 10

ASJC Scopus subject areas

  • 電子材料、光学材料、および磁性材料
  • 電子工学および電気工学

フィンガープリント

「An 18.5ns 128Mb SOI DRAM with a floating body cell」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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