AUTOMATIC COMPACTION METHOD FOR BUILDING BLOCK LSIS.

M. Ishikawa*, T. Matsuda, Takeshi Yoshimura, S. Goto

*この研究の対応する著者

研究成果: Conference contribution

1 被引用数 (Scopus)

抄録

The authors propose an automatic compaction method which minimizes the layout area for building block LSIs. A feature of this method is automatic wiring bend 'jog' insertion in the layout. A dense chip design can be realized by this technique. Experimental results show that this method compresses the layout area to an amount only 1. 2-1. 5 times larger than that resulting from manual layout and therefore is very effective for achieving a minimum chip layout design. 8 refs.

本文言語English
ホスト出版物のタイトルProceedings - IEEE International Symposium on Circuits and Systems
出版社IEEE
ページ203-206
ページ数4
出版ステータスPublished - 1985
外部発表はい

ASJC Scopus subject areas

  • 電子工学および電気工学
  • 電子材料、光学材料、および磁性材料

フィンガープリント

「AUTOMATIC COMPACTION METHOD FOR BUILDING BLOCK LSIS.」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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