Deterministic inter-core synchronization with periodically all-in-phase clocking for low-power multi-core SoCs

Koichi Nose*, Atsufumi Shibayama, Hiroshi Kodama, Masayuki Mizuno, Masato Edahiro, Naoki Nishi

*この研究の対応する著者

研究成果: Conference article査読

抄録

Periodically all-in-phase clocking (8-step frequency increments with a 4.5ns switching time) and deterministic synchronous bus wrappers (synchronized data transfer among different frequency cores) are developed for dynamic voltage- and frequency-scaling multi-core SoCs. A maximum of 60% power reduction in MPEG-4 decoding with 1.5 to 2X throughput increase are confirmed.

本文言語English
論文番号16.3
ページ(範囲)238-239+618
ジャーナルDigest of Technical Papers - IEEE International Solid-State Circuits Conference
48
出版ステータスPublished - 2005
外部発表はい
イベント2005 IEEE International Solid-State Circuits Conference, ISSCC - San Francisco, CA, United States
継続期間: 2005 2月 62005 2月 10

ASJC Scopus subject areas

  • 電子材料、光学材料、および磁性材料
  • 電子工学および電気工学

フィンガープリント

「Deterministic inter-core synchronization with periodically all-in-phase clocking for low-power multi-core SoCs」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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