Half micron technology for an experimental 16 Mbit DRAM using I-line stepper.

Y. Kawamoto*, S. Kimura, N. Hasegawa, A. Hiraiwa, T. Kure, T. Nishida, M. Aoki, H. Sunami, K. Itoh

*この研究の対応する著者

研究成果: Conference contribution

5 被引用数 (Scopus)

抄録

A technology for delineating fine patterns in an experimental 16-Mb DRAM fabrication process using an i-line 10X reduction stepper is discussed. The main features of the technology are a lithography method called peripherally added resist lithography (PEARL), a recessed memory array technique, and an exposure field composition. The usefulness of the technology has been verified using an experimental 16-Mb DRAM with an advanced stacked capacitor (STC) cell.

本文言語English
ホスト出版物のタイトルDigest of Technical Papers - Symposium on VLSI Technology
出版社Publ by IEEE
ページ17-18
ページ数2
出版ステータスPublished - 1988
外部発表はい

ASJC Scopus subject areas

  • 電子工学および電気工学

フィンガープリント

「Half micron technology for an experimental 16 Mbit DRAM using I-line stepper.」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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