High-throughput decoder for low-density parity-check code

Tatsuyuki Ishikawa*, Kazunori Shimizu, Takeshi Ikenaga, Satoshi Goto

*この研究の対応する著者

研究成果: Conference contribution

6 被引用数 (Scopus)

抄録

We have designed and implemented the LDPC decoder chip with memory-reduction method to achieve high-throughput and practical chip size. The decoder decodes (3,6)-2304bit regular LDPC codes using modified min-sum algorithm. The decoder achieves a throughput of 530Mb/s at an operating frequency of 147MHz. The chip has been fabricated in a 0.18μm, 6 metal-layer CMOS technology. The chip size is 36mm2.

本文言語English
ホスト出版物のタイトルProceedings of the ASP-DAC 2006
ホスト出版物のサブタイトルAsia and South Pacific Design Automation Conference 2006
出版社Institute of Electrical and Electronics Engineers Inc.
ページ112-113
ページ数2
ISBN(印刷版)0780394518, 9780780394513
DOI
出版ステータスPublished - 2006
イベントASP-DAC 2006: Asia and South Pacific Design Automation Conference 2006 - Yokohama, Japan
継続期間: 2006 1月 242006 1月 27

出版物シリーズ

名前Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC
2006

Conference

ConferenceASP-DAC 2006: Asia and South Pacific Design Automation Conference 2006
国/地域Japan
CityYokohama
Period06/1/2406/1/27

ASJC Scopus subject areas

  • コンピュータ サイエンスの応用
  • コンピュータ グラフィックスおよびコンピュータ支援設計
  • 電子工学および電気工学

フィンガープリント

「High-throughput decoder for low-density parity-check code」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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