Memory design using one-transistor gain cell on SOI

Takashi Ohsawa, Katsuyuki Fujita, Tomoki Higashi, Yoshihisa Iwata, Takeshi Kajiyama, Yoshiaki Asao, Kazumasa Sunouchi

研究成果: Conference article査読

抄録

A 512 kb DRAM has a 7F2 one-transistor gain cell (F=0.18 μm) on SOI. The array driving method makes selective write possible. Basic operation is verified by device simulation and hardware measurement. Simulations show 40 ns access time. Non-destructive readout and Cb/Cs-free signal development improve cell efficiency.

本文言語English
ページ(範囲)114-115+425
ジャーナルDigest of Technical Papers - IEEE International Solid-State Circuits Conference
SUPPL.
出版ステータスPublished - 2002 1 1
外部発表はい
イベント2002 IEEE International Solid-State Circuits Conference - San Francisco, CA, United States
継続期間: 2002 2 32002 2 7

ASJC Scopus subject areas

  • 電子材料、光学材料、および磁性材料
  • 電子工学および電気工学

フィンガープリント

「Memory design using one-transistor gain cell on SOI」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

引用スタイル