Multi-clock path analysis using propositional satisfiability

Kazuhiro Nakamura, Shinji Maruoka, Shinji Kimura, Katsumasa Watanabe

研究成果

2 被引用数 (Scopus)

抄録

We present a satisfiability based multi-clock path analysis method. The method uses propositional satisfiability (SAT) in the detection of multi-clock paths. We show a method to reduce the multi-clock path detection problems to SAT problems. We also show heuristics on the conversion from multi-level circuits into CNF formulae. We have applied our method to ISCAS89 benchmarks and other sample circuits. Experimental results show the improvement on the manipulatable size of circuits by using SAT.

本文言語English
ホスト出版物のタイトルProceedings of the 2000 Asia and South Pacific Design Automation Conference, ASP-DAC 2000
ページ81-86
ページ数6
DOI
出版ステータスPublished - 2000 12 1
外部発表はい
イベント2000 Asia and South Pacific Design Automation Conference, ASP-DAC 2000 - Yokohama, Japan
継続期間: 2000 1 252000 1 28

出版物シリーズ

名前Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC

Conference

Conference2000 Asia and South Pacific Design Automation Conference, ASP-DAC 2000
国/地域Japan
CityYokohama
Period00/1/2500/1/28

ASJC Scopus subject areas

  • コンピュータ サイエンスの応用
  • コンピュータ グラフィックスおよびコンピュータ支援設計
  • 電子工学および電気工学

フィンガープリント

「Multi-clock path analysis using propositional satisfiability」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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