New process technology for a 4 Mbit SRAM with polysilicon load resistor cell

K. Yuzuriha*, K. Ichinose, T. Mukai, Y. Kohno, M. Shimizu, M. Inuishi, T. Matsukawa

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抄録

A 4-Mb SRAM memory cell has been successfully developed by using four-level polysilicon and two-level aluminum process technologies. Self-aligned contact with the pad polysilicon, silicide formation, thin polysilicon layer for high resistance, and implanted buried barrier technology were used to realize a small memory cell area (3.5 μm × 5.3 μm), low standby current (<1 μA), high stability, and high soft-error immunity.

本文言語English
ページ(範囲)61-62
ページ数2
ジャーナルDigest of Technical Papers - Symposium on VLSI Technology
出版ステータスPublished - 1989 12月 1
外部発表はい
イベントNinth Symposium on VLSI Technology 1989 - Digest of Technical Papers - Kyoto, Jpn
継続期間: 1989 5月 221989 5月 25

ASJC Scopus subject areas

  • 電子工学および電気工学

フィンガープリント

「New process technology for a 4 Mbit SRAM with polysilicon load resistor cell」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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