Skew-tolerant global synchronization based on periodically all-in-phase clocking for multi-core SOC platforms

Atsufumi Shibayama*, Koichi Nose, Sunao Torii, Masayuki Mizuno, Masato Edahiro

*この研究の対応する著者

研究成果: Conference contribution

11 被引用数 (Scopus)

抄録

A periodically all-in-phase clock generator and a skew-tolerant bus wrapper have been developed for multi-core SOC platforms. The clock generator produces clock frequencies in 81-steps, and the bus wrapper makes possible deterministic data transfer among different frequency clocks even when inter-clock skew is as high as 2 clock cycle times. A combination of the clock generator, the bus wrapper, arid loosely balanced global clock distribution serves to case chip-timing design while maintaining deterministic chip behavior.

本文言語English
ホスト出版物のタイトル2007 Symposium on VLSI Circuits, VLSIC - Digest of Technical Papers
ページ158-159
ページ数2
DOI
出版ステータスPublished - 2007
外部発表はい
イベント2007 Symposium on VLSI Circuits, VLSIC - Kyoto, Japan
継続期間: 2007 6月 142007 6月 16

出版物シリーズ

名前IEEE Symposium on VLSI Circuits, Digest of Technical Papers

Other

Other2007 Symposium on VLSI Circuits, VLSIC
国/地域Japan
CityKyoto
Period07/6/1407/6/16

ASJC Scopus subject areas

  • 電子材料、光学材料、および磁性材料
  • 電子工学および電気工学

フィンガープリント

「Skew-tolerant global synchronization based on periodically all-in-phase clocking for multi-core SOC platforms」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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